// reset_in.v

// Generated using ACDS version 25.1 129

`timescale 1 ps / 1 ps
module reset_in (
		input  wire  clk,         //       clk.clk,     Clock Input
		input  wire  in_reset_n,  //  in_reset.reset_n, Reset Input
		output wire  out_reset_n  // out_reset.reset_n, Reset Output
	);

	assign out_reset_n = in_reset_n;

endmodule
