module system_terasic_sdio_0 #(
		parameter CLK_FREQ = 50000000
	) (
		input  wire        clk,           //        clock.clk
		input  wire        reset_n,       //        reset.reset_n
		input  wire [11:0] avs_address,   // avalon_slave.address
		input  wire        avs_write,     //             .write
		input  wire        avs_read,      //             .read
		input  wire [7:0]  avs_writedata, //             .writedata
		output wire [7:0]  avs_readdata,  //             .readdata
		output wire        sd_clk,        //  conduit_end.sd_clk
		inout  wire        sd_cmd,        //             .sd_cmd
		inout  wire [3:0]  sd_data        //             .sd_data
	);
endmodule

