// clk_100.v

// Generated using ACDS version 24.1 115

`timescale 1 ps / 1 ps
module clk_100 (
		input  wire  in_clk,  //  in_clk.clk, Clock Input
		output wire  out_clk  // out_clk.clk, Clock Output
	);

	assign out_clk = in_clk;

endmodule
